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DigitalClock
- VHDL的数字时钟程序 24小时计数显示; 具有校时功能(时,分) ; 实现闹钟功能(定时,闹响);-VHDL digital clock counting procedures showed that 24 hours with a school function (hours, minutes) the realization of an alarm clock function (timing, downtown ring)
sheji2
- 一个秒表的硬件设计,学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。-The hardware design of a stopwatch, learn basic digital circuit in the RS flip-flops, monostable multivibrator, the clock generator and counting, decoding display unit integrated circuit applic
Digitalclocksignal
- 数字时钟信号用vhdl语言描述的源代码他光放利用到各个电路中-Vhdl digital clock signal with the source code language to describe his use of light to release all circuits
593352pll
- 使用VHDL编写的数字PLL,对于想在FPGAzhong灵活使用时钟 的人有帮助。-Prepared by the use of VHDL digital PLL, the FPGAzhong would like flexibility in the use of the clock to help the people.
clock
- 基于VHDL的数字时钟的设计,能直接在开发板上看到运行结果-VHDL-based design of the digital clock can be seen directly in the development of on-board results
DDSckkc
- 以把直接数字频率合成(DDS)看成这样一种技术,它能用数字值形式的信号控制正弦波的频率。最简单的DDS电路包括一个二进制计数器,一个以等间隔正弦波值进行全波编程的ROM,以及一个数模转换器,用于将存储的正弦波值转换为电压。计数器的时钟频率决定了正弦波的频率,但这 -To the Direct Digital Synthesis (DDS) as such a technology, it can use the digital value of the form of the frequen
deCPLDVHDLshijong
- 基于CPLD的VHDL语言数字钟(含秒表)设计 利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计)实现数字钟的设计、下载和调试。 -CPLD based on the VHDL language di
LEDVHDL
- 8.2 LED控制VHDL程序与仿真 本节分别介绍采用FPGA对LED进行静态和动态显示的数字时钟控制程序。 1. 例1:FPGA驱动LED静态显示 --文件名:decoder.vhd。 --功能:译码输出模块,LED为共阳接法。 --最后修改日期:2004.3.24。 -8.2 LED control and simulation of VHDL procedures introduced in this section of the LED using FPGA st
DDS
- 采用DDS实现数字信号发生器, 时钟频率为100MHz,可输出1K到10M的正弦波-use Direct Digital Synthesizer realize SINA wave
Sequencedetector
- 序列检测器可用来检测一组或多组由二进制码组成的脉冲序列信号,这在数字通信领域有广泛的应用。当检测器连续收到一组串行二进制码后,若这组码与检测器中预制的码相同,输出为A,否则输出为B。序列检测I/O口的设计如下:设Din是串行数据输入端,clk是工作时钟,clr是复位信号,D是8位待检测预置数,QQ是检测结果输出端。-Sequence detector can be used to detect one or more sets consisting of binary code from the
e7v4
- 数字钟:显示,设置时间,设置闹铃(报时),秒表。 平台:quartusII 5.1。 说明:此版本中已将系统时钟调快,自己稍微改动一下即可,小小的考验,做出来会更有成就感!-digital clock:display time, set time, set alarm(use speaker to alarm), stopwatch. platform: quartusII 5.1 comment: there s a place to change if you want th
clock1
- 用VHDL语言编写的带有闹钟功能的数字时钟,可实现定时定点闹钟。-Written in VHDL, digital clock with alarm function can be realized fixed-point alarm regularly.
Digital6Counter
- 多功能数字时钟 功能齐全 vhdl fp-Multi-functional digital clock vhdl fpaa
50604
- vhal语言数字时钟设计 fpga cpld -vhdl
digital_clock
- 一个关于数字时钟设计实现的VHDL源代码,已测试过,可以运行-Design and implementation of a digital clock on the VHDL source code has been tested, you can run
memtest
- 在数字系统中,一般存在多个芯片,利用不同的特点用于实现不同的功能,一般都包含CPU,FPGA,AD,DA,memory,ASSP(专用标准模块),ASIC等。CPU用于进行智能控制,FPGA进行硬件算法处理和多设备接口,AD进行模数转换,DA进行数模转换,memory存储临时数据。因此,FPGA如何与其他芯片进行通讯是重要的设计内容。数据输入,数据输出,双向通讯,指令传递,地址管理,不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器628128)
b
- 基于VHDL的数字时钟设计与实现。。。。可以实现时钟,秒表-VHDL-based Design and Implementation of Digital clock. . . . Can achieve clock, stopwatch. .
shuzizhong
- vhdl多功能数字时钟,实现计数,整点报时等功能。-vhdl multifunction digital clock, to achieve count, the whole point timekeeping functions.
zidongpinlv
- 4位自动换挡数字频率计设计 1、 由一个4位十进制数码管(含小数点)显示结果; 2、 测量范围为1Hz~9999KHz; 3、 能自动根据7位十进制的结果,自动选择有效数据的高4位进行动态显示(即量程自动转换),小数点表示是千位,即KHz; 4、 为检测设计正确与否,应将时钟通过PLL和手控分频器产生宽范围的多个频率来测试自动换档频率计功能。 -4 automatic transmission design a digital frequency meter, by a 4
5b6b
- 5B6B码是光纤数字通信系统中使用比较广泛的一种线路码型! 数据经过5B6B编码和并串转换后在光纤上传输,串行码序列中连续的比特0或比特1的长度不超过5,数据在0和1之间变换的密度很高,并具有直流平衡的特性,有利于接收电路和时钟恢复电路的设计。-5B6B code is used in fiber optic digital communication systems a more extensive line pattern! Data are 5B6B encoding and conver